数据技术及产品部-RL Data工程师-Work（EDA/芯片设计 领域）

岗位职责

1. 领域任务与数据构造设计：针对数字主线（RTL 设计/仿真/综合/STA/PnR/DFT）与 TCL 脚本/波形理解等横切任务做结构化拆解，明确一级领域 → 二级场景 → 任务类型 → instance 模板，产出可复用的领域数据体系。
2. 数据来源与可验证环境组织：把可验证环境（Verilator/iverilog/cocotb、Yosys、OpenROAD/OpenLane、KLayout/Magic）转化为可批量造题的数据来源；组织开源 RTL 反推 spec、mutation 注 bug、benchmark 种子（VerilogEval/RTLLM/CVDP）等多路数据供给。
3. Rubric 共建：与 Rubric 团队一起把 EDA 的专业判断拆成硬验证（工具退出码）+ 数值指标（slack/面积/功耗连续奖励）+ milestone + LLM judge 的多层评分规则，识别本领域 rubric 上的领先能力点。
4. 外部专家管理：分配任务、答疑、抽检验收，把控专家产能与交付质量；给出清晰的标注规范、边界案例与仲裁依据。
5. 数据 → 模型 → 评测 闭环：读得懂 EDA 相关 benchmark 表现，定位模型能力短板并反推所需数据；周期性输出数据质量报告，驱动数据补充与评测修正。
6. 采集 Agent 与工程环境配套：配合工程侧在服务器集群（LSF/SGE）+ 命令行/TCL 脚本的真实工程环境上部署采集 Agent，让数据链路贴合实际工作方式。

任职要求

1. 具备 EDA/芯片设计系统性认知，在 RTL 设计/仿真/综合/STA/PnR/DFT 中至少一个环节能做出准确的对错裁定。
2. 有团队管理或专家协作经验，能带 5~10 人规模的领域数据交付。
3. 有 AI/模型背景，能读懂模型 benchmark、定位能力短板并反推数据需求。
4. 熟悉工具链（DC/Genus/ICC2 或其开源对标 Yosys/OpenROAD 等）与 CLI 工作方式，能独立搭 Verilator/cocotb 类可验证环境。
5. 熟悉 Verilog + SDC，能读得懂波形、时序报告与综合日志。
6. Taxonomy 与 instance 设计能力，能独立完成从领域拆解到 instance 模板的完整链路。
7. 轻量工程能力：Python/TCL 脚本化处理数据、批量调用 LLM、读得懂工具日志。

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